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基于MAX+PLUSⅡ软件*台设计简易数字频率计

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第24卷第2 3 8年 2期  0 0 月 

电 子 工 量 师 
EL T EC RON C E I   NGI ER NE  

Vo . 4  1 3 No.   2 Fb 0 8 e .2 o  

基 于 MA X+P U   软 件* 台设 计 简 易 数 字频 率 计  L Sl I
张丽萍 , 朱尧 富 
( 台州职 业技 术 学院 电子 电气 工程 系, 江省 台州 市 3 80 ) 浙 100  摘 要: 用标 准计 数 器设计 4位数 字频率计 使 用 器件 多 , 电路 复 杂 , P D( 杂 可编 程 逻辑 器件 ) CL 复  

和 E A( D 电子设 计 自动化 ) 术 已经代 替传 统 的设计 方 法 , 渐成 为 电子 系统 设计 者 的主要 设 计 手段 。 技 逐   文 中采 用 自顶 向下的 方 法在 一 片 C L P D芯 片上 实现 4位 简 易数 字频 率 计 。详 细 给 出 了 C L 内部 基  PD
于 MA X+ L Sl开发软 件 , 用 V L硬 件描 述 语 言和 原 理 图的输 入 方 式 来 实现 电路 的 具 体过 程 , P U  I 利 HD   以及 外 围被 测信 号 限幅整 形 电路 和 时基 信 号 产 生 电路 原 理 图, 电路 简单 且 便 于修 改 , 实际 电路 测  经
试 , 系统性 能稳 定 , D 该 E A技 术使数 字 系统 的设 * 入 一个 更新 、 快 的发 展 阶段 。 更  

关键 词 : P D; X+P U l ; H L 原 理 图; 字 系统  C L MA L SI V D ; 数

中图分类 号 :M95 1  T 3 .3

0 引 言 
CL ( P D 复杂可编程逻辑器件) 内部集成 了可编程  连线和大量 的门和触发器等基础逻辑元件 , 应用时 , 对 
连接 到 电路 板 上 的 C L P D进 行 编 程 ( 计 ) 使 其 内部  设 ,

2 外围电路组成及工作 原理 
2 1 限幅整形电路  . 限 幅整 形 电路 如 图 2所示 。 由 G1一G 4组 成 的 电  路是 2 级施密特电路 , 对输人信号波形进行整形 。采  用2 级施密特的原因是用一级施密特整形后输 出的信  号作为 C L P D芯片 中十进制计数模块 的计数信号时 ,   其 前 沿 陡峭 度不 够而 出现 不稳 定 现象 。  
+S V    

逻辑元件互连 和组合 。编程结束 , 即完成 了对 C L   PD 的设计 , 再将完成设计的 c L P D与外部 电路配合 , 得到  具有 一定 逻辑 功能 的硬 件 电路 , 想 改变 此 硬 件 电路  要
功能 , 只需对 电路 板 上 的 C L P D重新 编 程 和 配置 , 使  这 设 计更 灵 活 , 电路设计 更 新 和升级 也更 容 易 。   M X+P U   软 件 是美 国 Atr 司推 出 的 发  A L Sl I l a公 e 展较 完 善 的用 于 开 发 C L 的 E A( PD D 电子 设 计 自动  化) 软件 工具 , 它界 面 友好 、 学易 用 , 原 理 图输 人 、 易 有   文本 设计 输人 和波形 输 人 3种设 计输 人方 式 。本文 介  绍应 用 MA P U   软 件原 理 图 输人 和文 本 输 人 相  X+ L Sl I

10 0 

图 2 限 幅 整 形 电 路   

2级施 密特 电路 前 面 的 2个 5 kl的 电 阻是 偏 置   l 电阻, 给予这样 的偏置 以后 , 对  幅值 的要求可下 降 
到 “n ≥ U‘   . n T一 =1  f 2 0k I   =0 2   0k I 0  f ×5V / . 5V即 

结合 的方法设计 4 位数字频率计 。  

1 设计原理 
图 1为 4位数 字频 率计 原理 框 图 。  
数码管显示 电路 

可 。2个 二极 管是 限 幅二极 管 , 起保 护 作用 。  

时基 电路 

c ( z IP 72SC 4 5  ̄8 )  M 18L 8.   H  E 1

1- _  

2 2 时基信号产生电路  . 电路 如 图 3所示 。以q ' G h- 1为核 心 的 3 6  z ] 27 8H   晶体振荡 电路产生 3 6  z 278H 的信号 , 该信号经过 l 1   级二分频从 Q l l 输出 8 z   信号作为 c 。二分频电路  H l k
是 由 D 触 发 器 组 成 的 T 触 发 器 实 现 的 , 电路 可 用    该
C 46 D 0 0来 完成 。  
G1   G2  

图 1 数 字 频 率 计 原 理 框 图 

测量输人信号频率范围 1 9 9  z 由数码管显  —   9H , 9 示 测 量 值 , 求 测 量 值 能 被 及 时 更 新 , 用  要 采
E M72 S C 41 款 C L P 18 L 8 . 5这 P D作 为 设 计 的主 芯 片 , 在 

芯片中实现计数 、 锁存 、 译码等功能 , 芯片 以外的电路 
是 外 围电路 。  
收 稿 日期 : 0 70 -1 修 回 日期 : 07 1-9  20 -82 ; 2 0 -1 。 0


5 F 0p  
:   =  

图 3 时基信号产 生电路 
4.  

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第3 4卷第 2期 

张丽萍 , : 等 基于 M X+ L S1软件* 台设计 简易数字频率计  A PU 1

? 测控技术 ?  

3 C L 内部 电路设 计    PD
采用 自顶 向下 的方法 进行 电路 设 计 。首 先定 义好 

32 . 十进制加法计数器设计  用 4块 7 10设 计 10 0进 制 计 数 器 , 闸 门信  46 00 用 号 a 控制 7 10中的使能输入  T和 E P 其中对于  s 46 N, 个位 , a 同时控制 E T和 E P 对于十位 、 用 s N N, 百位、 千 
位 ,s 制 E T或 E P其 中一 个 , 一 个 用 前级 的进  a控 N N 另 位去 控 制 , 原理 图如 图 6所 示 。 其  
741 0 6 

系统高层次的功能, 然后按照要求对系统进行分解 , 分  解 出的每 个子 系 统具有 相 应 的功能 。图 4虚线 框 内所 
示 即为 C L 根 据 设 计 要 求 得 到 的 顶 层 系 统 设 计 框  PD
图。  



 ̄  ̄ 器 卜一 —



1呔   o

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c  r   1 —1 r C S 厂 — —— — — —— — —]

厂] _  厂一  

l k]  o c

厂] _ 

图4  CP D顶层设计框 图及 3个控 制信号的时序  L

3 1 控 制信 号 产生 电路 设计  .

在图 1中对于控制信号产生 电路 的功能要求是对  外 部 电路产 生 送入 的 c (  z 信 号进 行十 进制 计数 , l 8H ) k  
用计 数 的 4个 输 出 Q Q Q 、 A 周 期 性 地 产 生 3 D、 c、 B Q   个 控 制信 号 , 3个 信号 分 别是 : 这   a )闸门信 号 a( 称 计 数 控 制 信 号 ) 控 制 计 数  s也 : 模 块 的计数 和 停止 计数 , 计数 控 制 c s的高 电* 部 分正  好 是 1S在这 期 间计数 模 块所 计 到 的数值 即 为被 测频   , 率 。a s的低 电* 部分 是计 数模 块 停止 计数 时 问 。  

b 锁存信号 l k 当计数模块在 1S ) o : c   时间计数结  束后产生一个送数信号 , 即把计数信号送进锁存器。   C )清零 信号 c : 每次 计 数 模 块 开 始 计数 前 , l在 r 清  除模块 内原先的计数值 , 使其为 0  。 这 3个控 制 信号 时序 关 系如 图 4所示 。  
基 于上述 控 制信 号 产 生 电路 功 能 描 述 , 择 原 理  选 图输 入 方式 实 现 设 计 电路 简 单 、 观 。 当 Q   c Q   直 DQ   B
Q A= 0 o时 ,l =1 当 Q   c Q   A=0 0 0o c r ; D Q   BQ 0 1—1 0   00 期 问时 ,s ; Q   c Q   A =10 a =1 当 D Q   B Q 0 1时 ,ok=1  l c 。
如 图 5所 示 。  
VCC   A ND2  

计 数 器 

图 6 十进制计 数电路 

3 3 计 数锁 存 电路设 计  .

功能要求为 : 当锁存信号 l k o =1时, c 电路输 出等  于输入信号, l k= 当 o 0时, c 输出保持 不变实现锁存 ,   该 电路 选择 V L硬件 描 述语 言设 计逻 辑功 能 简单 。 HD  
LI BRARY  EEE ; I  

US   E E. TD L E IE S OGI 一   4. L; C 1 6 AL   1


U E I E. TD L S  EE S OGI UN I ED. L: C S GN AL  
— —

E TⅡY  L C R I   N S O U  S I P T OR  

(l : N S D L GC; e k I T — O I  
d d:I S D L N  T OGI C
— — —

V C O 3D WN O 0 ; E T R(  O T   ) 


q OUT S q:   TD L OGI C

V C O 3D WN O0   E T R(  O T  )

)  ; 图 5 控 制 信 号 产 生 电 路 
END  uo un; s c  

ARCH ̄ E T C URE o e 0F s o u   S   n    u c n I 
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5?  

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测控技术 ?  

电 子 工 蠢 师 

20 0 8年 2月 

B EGI   N

P O ES c ) R C S (l   k
B I EG N 

I (l E E TA D c    H N F c   V N   N  l 1、T E   k k:
q q< =d   d: E   F: ND I  
… … … … … … … … … …

j  

图 8 C L 内部 用 基 本 逻 辑 模 块 设 计 的 顶层 原 理    PD

E   ROC S   ND P E S;
E  n : ND o e  

4 结束语 
本文 介 绍 了使 用 C L P D在 相 应 开 发 软件 M X + A   P U    . L SI1 2软件支 持下 , I0 使用 原 理 图方 式 和 V D H L硬 

34 数字显示译码电路设计  . 数字显示译码选用 C L P D内部元件库中的 72 8  44 , 原码 输 出的数 字显示 译码 器 , 理 图如 图 7所 示 。 原  
输入 

件描述语言结合设计数字频率计的方法。原理图输入  比较 直观 且效 率高 , V D 而 H L硬 件 描述 语 言 同样 是 基  于英语的一种编程语言, 类似其他高级编程语言 , 只要  有一定英语知识 , 就会很容易掌握并 理解 V D H L硬件 
描 述语 言 的描 述 , 可移 植 性 好 。本 设 计 各 个 模 块 设 计 

728 4 4  A  B   C   D  BI N  RBI N  L N  T RB ON  

oA  0 B 
OC   OD  OE   OF   O G 

过程简单 , 并且各模块均可进行功能仿真 , 便于发现错 
误 和进行 修 改 。  
参 考 文 献  .  

BC T 7 EG  D O  S

图 7 数 字 显 示 译 码 电路 

各个单元 电路设计完成后 , 建立相应电路符号 , 在 
原理 图输入 方 式下 , 将各 单 元 电路 符 号 按 图 1 示 数  所 字 频率 计原 理框 图逻 辑 关 系连 接 , 过 保存 、 通 编译 , 确 

[ ]陈云洽 , 1 保延翔 . P D应用技术与数字 系统 设计 [ . CL M] 北  京: 高等教育 出版社 , 0 . 2 3 0   [ ]鲍可进 , 强 , 不贿 . 2 赵念 赵 数字 逻辑 电路设 计 [ . 京 : M] 北  
清华大学出版社 ,0 3 20 .  

认正确无误后便完成 了 C L P D内部 电路的设计 , 最终  频 率计设 计 芯片 如 图 8所示 。将 设计 项 目下载 至芯 片  E M 18L 41 , P 72 S 8 — 完成数字 电路 功能 , 5 还要 进行 项 目  
处理 , 包括器 件选 择 、 引脚 锁定 、 编程 下载 等工作 。  

[] 裕评, 3 廖 陆瑞 强 .C L P D数 字 电路 设 计——使 用 M X+ A   P U I M] L SI[ .北京 : 清华大学出版社 ,0 3  20. [ ]于枫 , 4 张丽英 , 廖宗建.A T R L E A可编程逻辑器件应用技术  [ .北京 : M] 科学 出版社 ,04  20 .
张丽萍 (9 0) 女 , 1 8 . , 助教 , 主要 从事 电子技术 方 面教 学、 科 
研 工作。  

De i n o   i pl  gt lCy o ee   s d o   AX + PLUSl sg   fS m e Diia  m m t r Ba e   n M    I
S fwa e Pl to m   ot r   af r
ZHANG  pi g, Li n ZHU  o u  Ya f

( e at e t f lc o i a dEetcE g er g T i o  oai a D p r n    e ̄ nc n   l r   n i ei , a h uV ct nl m oE   ci n n z o   T c nc   o ee T i o   0 0, hn ) eh i C l g , az u3  0 C ia  l a l h 1 8
Ab t a t L r e s ae pr g a sr c : a g   c   o r mma l o i  e ie a   l b e lgc d v c   nd EDA e hn l g   a e tk n t e p a e o  h   r d - t c oo y h v   a e  h   lc   ft e ta i 

t n   t o   f e in n .T e p p ri t d c sa smp e d gt l y me e   y u i g T p t   w   t o   d i a meh d o   sg ig h   a e   r u e    i l  i i   mo trb   sn   o   Do n meh d a   ol d no a c o n

te ip t y  fVHDL a dg a hcip to    L   hp,a dp e e t  ed sg   ae  n MA +P U I  h  n u  wa so     rp i n u n aCP D c i n n  rs nst   ei b s do   X h n L SI.
h   i i i i lrt n t a  d  n d s r t  o o e t p a t l c r i e t   h w   tt e s s T e cr u t s smp e   a  h tma e i  ic ee c mp n n , r ci a  i u ttsi g s o s t a h   y t m s c    h c c   n h e i  
r la l . eib e 

Ke wo d :C L MAX +P USI VHDL; r cpega h; ii l y tm  y r s P D; L   I; p i il  p dgt   s n r as e

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